“Não é apenas um passo incremental”, disse Jay Gambetta, diretor da IBM Research, durante uma coletiva de imprensa na terça-feira. “É um salto significativo.” Dentro de uma década, espera Gambetta, os chips com nanostacking serão amplamente utilizados em centros de dados, onde a sua maior eficiência poderá ajudar as instalações a gerir melhor o seu consumo de energia.
“É absolutamente transformador”, afirma Dan Hutcheson, vice-presidente da TechInsights, uma empresa de análise de tecnologia. “Isso coloca mais 10, 15 anos no roteiro.”
Em comparação com a arquitetura de última geração anterior da IBM, relata a empresa, os chips construídos com esta nova abordagem podem realizar até 50% mais trabalho no mesmo período de tempo e ser até 70% mais eficientes em termos energéticos.
A arquitetura oferece uma forma geral de disposição dos transistores, e a IBM fará parceria com fabricantes de semicondutores para fabricar os chips reais. Ele prevê que os projetistas de chips implantarão o design em muitos tipos diferentes de chips, incluindo GPUs e CPUs. “Espero ter muitas conversas com designers sobre como eles podem usar essa tecnologia”, disse Huiming Bu, vice-presidente de pesquisa e desenvolvimento global de semicondutores da IBM, na coletiva de imprensa anunciando o novo design.
Um bolo de camadas
Os engenheiros criaram o novo chip da IBM camada por camada, como um bolo. Eles começam fabricando transistores em uma camada de silício. Em seguida, eles colocam uma camada de silício sobre esses dispositivos e fabricam outra camada de transistores diretamente sobre ela. Finalmente, eles criam as conexões elétricas entre as duas camadas de transistores. Esse tipo de pilha vertical, que combina dois tipos de transistores, é conhecida como transistor de efeito de campo complementar, ou CFET, explica Qing Cao, professor de ciência e engenharia de materiais da Universidade de Illinois em Urbana-Champaign, que não esteve envolvido no trabalho.
A empresa não é a única que segue essa abordagem geral. Os maiores fabricantes de chips – Intel, Samsung e TSMC – e o laboratório de pesquisa concorrente Imec na Bélgica têm investigado CFETs. A IBM diz que seu design se distingue pelo fato de que os transistores da segunda camada não ficam diretamente sobre os transistores da primeira camada; em vez disso, são escalonados, o que, segundo a empresa, simplifica a fiação, entre outras vantagens.
CFETs como os da arquitetura nanostack da IBM contrastam com outra abordagem comum para fabricar chips de duas camadas, como o 3D V-Cache da AMD e a futura tecnologia LogicFolding da Huawei, diz Cao. Nessas abordagens, os engenheiros fabricam os transistores em cada camada do chip de forma independente antes de unir os dois. O novo método da IBM permite um alinhamento mais preciso das camadas, o que é importante para o desempenho porque os transistores são muito pequenos, diz Cao.
